泽攸科技 | 从华为的“韬（τ）定律”，看未来半导体为什么越来越依赖微观结构
发布时间：
2026-05-26
5月25日，华为发布的一篇关于“韬（τ）定律”的论文在半导体领域引发了不少讨论。与传统意义上围绕“制程节点”的讨论不同，这篇文章提出了一种新的观察视角：未来芯片性能提升的核心，或许不再只是“把晶体管继续缩小”，而是尽可能缩短整个电子系统中的“时间”。这里的“时间”，并不是日常意义上的时钟，而是从晶体管开关、电路传播、芯片访问到系统通信的整体延迟。
5月25日，华为发布的一篇关于“韬（τ）定律”的论文在半导体领域引发了不少讨论。
与传统意义上围绕“制程节点”的讨论不同，这篇文章提出了一种新的观察视角：未来芯片性能提升的核心，或许不再只是“把晶体管继续缩小”，而是尽可能缩短整个电子系统中的“时间”。
这里的“时间”，并不是日常意义上的时钟，而是从晶体管开关、电路传播、芯片访问到系统通信的整体延迟。
论文中提到，过去几十年里，半导体行业之所以能够持续进步，本质上是因为每一代技术都在不断压缩信息传递所需要的时间。更小的晶体管、更短的连线、更高的集成度，最终都会体现为更快的数据处理效率。
而如今，一个越来越明显的现实是：芯片性能的瓶颈，正在逐渐从“晶体管本身”转向“晶体管之间”。
过去人们熟悉的芯片进步路径，是从28nm到14nm，再到7nm、5nm、3nm。节点不断缩小，意味着单位面积内能够容纳更多晶体管，同时也意味着更高的性能和更低的功耗。
但随着工艺持续向极限推进，很多问题开始变得越来越复杂。论文中表示，在先进节点之后，单纯依赖几何尺寸缩小所带来的收益已经明显减弱。与此同时，互连、电阻、电容、封装、数据搬运等问题，却开始逐渐成为新的限制因素。
这其实很好理解。假设一座城市不断扩张，楼越来越高、人口越来越密集，但道路结构和交通系统没有同步优化，那么最终限制运行效率的，往往不再是“车速”，而是“拥堵”。
芯片也是类似的逻辑。在今天的大规模芯片和 AI 系统中，真正消耗大量时间和能量的，很多时候并不是计算本身，而是数据在不同结构之间的移动过程。数据需要在核心之间传输，需要在存储和计算单元之间往返，需要在不同芯片之间同步。当系统规模越来越大之后，“信息怎么走”，开始变得和“计算有多强”同样重要。
因此华为论文里提出的“韬（τ）定律”，本质上是在强调：未来电子系统的优化目标，正在从“缩小空间”，逐渐转向“压缩时间”。而这背后，一个非常重要的变化，是芯片开始真正进入“三维时代”。
在传统芯片结构中，大部分电路是平面分布的。晶体管、金属互连、缓存和功能模块主要沿二维方向展开，因此很多优化，本质上是在“平面上缩短距离”。
但当二维缩放逐渐接近极限之后，行业开始越来越多地尝试向垂直方向发展。论文中提出的“逻辑折叠”，就是一种典型思路。它尝试把原本平面上的不同电路，分布到多个垂直堆叠的活动层中，通过三维方式缩短信号路径，从而降低寄生RC延迟、改善时钟偏斜，并提升整体效率。
这意味着，未来芯片的竞争，可能不仅仅是“谁做得更小”，还包括“谁叠得更合理”。而随着芯片结构不断复杂化，研发阶段对于微结构验证与快速迭代的需求，也在同步增加。
过去，很多芯片结构开发需要依赖传统掩膜流程，但在部分科研与微纳加工场景中，研究人员往往需要频繁调整图案结构、验证局部互连方案，并不断优化工艺路径。尤其是在MEMS、先进封装以及新型微结构研究中，“快速验证”本身开始变得越来越重要。
无掩膜光刻技术，也因此在部分研发场景中受到更多关注。
以泽攸科技DMD无掩膜光刻机为例，其核心思路是利用数字微镜器件直接进行图形曝光，从而减少传统掩膜迭代带来的时间成本，并提升微结构开发过程中的灵活性。
目前DMD无掩膜光刻机已经应用于MEMS、微结构加工以及科研实验等多个方向。在先进封装与新型结构研究不断发展的背景下，这类“快速验证能力”的价值也在逐渐提升。
但当芯片真正进入三维结构之后，另一个问题也会迅速出现：人们如何确认这些微观结构真的足够可靠？
例如层与层之间是否精确对准，混合键合是否完整，TSV通孔是否存在缺陷，局部区域是否出现空洞、微裂纹或者形貌异常。这些问题看似只是制造细节，但最终都会影响芯片性能、功耗以及长期可靠性。
这也是为什么，在先进封装与三维集成持续发展的背景下，微观结构表征的重要性正在不断提升。在这种背景下，扫描电子显微镜正在成为先进封装与微结构研究中的重要工具。
近年来，泽攸科技ZEM系列扫描电镜已经广泛应用于材料、微纳加工以及半导体相关研究场景。对于先进封装、三维集成以及微结构分析而言，这类设备正在成为越来越重要的基础工具。
对于很多微米甚至纳米尺度结构而言，普通光学手段已经难以有效观察。例如论文中提到的混合键合、TSV以及层间互连结构，本身就需要更高分辨率的微观表征能力。
扫描电镜的意义，也因此不再只是“放大观察”，而是帮助研究人员分析微观互连状态、表面形貌以及结构一致性。在半导体、材料以及先进封装研究中，很多关键问题最终都需要回到微观结构本身。互连是否完整、表面是否存在异常、局部区域是否出现形貌变化，往往都需要借助更高分辨率的观察手段进行验证。
除了“看见结构”，三维集成还带来了另一个容易被忽视的问题——高度。
很多人习惯把芯片理解为一张非常精密的平面电路，但随着三维集成的发展，“高度”本身也开始成为芯片性能的重要变量。
例如层间是否平整，表面是否存在微小翘曲，不同区域是否存在高度差，薄膜沉积后是否均匀，这些都会影响后续键合质量以及互连可靠性。因此在先进封装、MEMS以及薄膜工艺研究中，表面形貌与高度测量的重要性也在持续提升。
泽攸科技JS系列台阶仪正是这类测量中的常见工具之一，它能够帮助研究人员分析薄膜厚度、表面高度变化以及微结构形貌，从而辅助判断工艺一致性，在半导体、薄膜材料以及微结构研究中具有广泛应用。
从某种意义上说，当芯片从二维走向三维之后，“高度”已经不再只是一个制造参数，而开始成为影响系统效率的一部分。
事实上，如果回头再看这篇“韬（τ）定律”论文，会发现它真正重要的地方，可能并不只是提出了一个新的概念。更重要的是，它反映出整个半导体行业关注重点的变化。
过去几十年里，行业习惯于把“先进”理解为更小的制程节点。而今天，越来越多问题开始出现在互连、封装、存储、数据移动、系统协同以及三维结构本身。
这意味着，未来芯片的发展，可能会越来越依赖跨层级协同优化。晶体管当然仍然重要，但除此之外，结构设计、互连拓扑、封装工艺以及微观表征能力，也正在成为不可忽视的一部分。
对于半导体行业而言，这或许意味着一个新的阶段正在逐渐到来。
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